Бердянский университет бизнеса и менеджмента

Расчетно-графическая работа

по дисциплине “Архитектура компьютеров”

Вариант № 25

Научный руководитель: Харих А.Д.

Выполнил: Короткий С.А.

Бердянск 2010 г.

Вариант №25

Cоставить схему контроллера, выполняющую по шине ISA компьютера IBM PC прием байта данных (8-разрядное слово) с шины данных в порт ввода-вывода по шестнадцатеричному адресу 1B и передачу этого слова по последовательной шине RS-232 со скоростью 102400 бит/сек с применением делителя частоты генератора с коэффициентом 3. Контроль готовности порта реализовать по 7-му разряду регистра состояния по адресу 1A. Описать алгоритм работы всей схемы в целом и каждой микросхемы отдельно. Использовать логические микросхемы, триггеры, регистры, мультиплексоры, счетчики, буферные шинные формирователи ТТЛ-серии К155, ТТЛШ-серии К555, биполярной серии К1102.

Описание функционирования схемы

Для проектируемой схемы входными со стороны локальной шины ISA являются 8 разрядов шины адреса А0-А7, 8 разрядов шины данных D0-D7, управляющие сигналы шины строб адреса ALE, запись в порт IO/W, чтение порта IO/R, системный сброс Reset; со стороны последовательного интерфейса готовность внешнего устройства DSR. Выходным на шину ISA является 7-й разряд шины данных D3 (готовность контроллера для приема данных от микропроцессорной системы); выходным на последовательный интерфейс является сигнал передаваемых данных от проектируемого устройства TXD.

При включении компьютера и при выполнении команды сброса от микропроцессорной системы подается сигнал Reset. Он через схему 2-И ( D17.2) приводит в исходное состояние триггер готовности D10, что соответствует логической «1» на выводе 06. В это же состояние триггер устанавливается по окончании передачи данных в последовательный интерфейс при переполнении счетчика переданных битов D9. На время передачи данных триггер готовности находится в состоянии «не готов», что соответствует логическому «0» на выводе 06 триггера. По заданному алгоритму работы микропроцессорная система должна опросить готовность устройства перед пересылкой очередного байта данных, при этом необходима готовность приемника DSR по последовательному интерфейсу. Логика сборки реализована на схемах D15.6, D17.3. Опрос 7-го разряда программа производит через шинный формирователь D2. При этом на выводе Т формирователя, определяющем направление передачи данных, устанавливается логическая «1» с помощью логических схем D15.2, D15.3., D15.4, D17.1, D19.1.

Тактовый генератор выполнен на схемах D16.1, D16.2 с обратными связями и кварцевом резонаторе ZQ 2457.6 КГц. После пересчета и деления на 3 (D14, D13, D16.4, D20.1) импульсы с заданной частотой 102400 Гц подаются на счетный вход 05 счетчика битов передачи D9. Выходы счетчика управляют адресными входами А0, А1, А2, А3 мультиплексора D8, подключая по очереди с заданной частотой информационные входы мультиплексора (D0… D15) к выходу 10 этого преобразователя кода из параллельного в последовательный. Для выработки стартового бита посылки низким уровнем вход 06 заземлен. Для выработки стопового бита посылки высоким уровнем и временного разделения посылаемых байтов на входы 16…20 подается логическая «1» через резистор 1.2 Ком. В последовательный интерфейс данные передаются на линию TXD через передатчик D11.

Для записи очередного кода на шине ISA выставляется активный сигнал ALE (строб адреса), проходящий через формирователь D3, который инвертируется D15.3 и подается отрицательным уровнем на разрешающие входы дешифраторов D5, D6. ............