Міністерство освіти і науки України
Національний технічний університет
“ХАРКІВСЬКИЙ ПОЛІТЕХНІЧНИЙ ІНСТИТУТ”
Кафедра “Обчислювальної техніки та програмування”
Реферат з курсу “ VHDL - технології дослідження цифрових пристроїв”
Тема: “Моделювання цифрових пристроїв в VHDL”
Виконав: студент групи КІТ – xxxxx
xxxxxxxxxx
Перевірив:
xxxxxxxxxxxx
Харків 2008
ЗМІСТ
I.Мова VHDL
II.Створення першого проекту для моделювання цифрових і аналогових схем
III.Синтез і моделювання комбінаційних пристроїв, заданих в табличній формі, за допомогою системи Active-HDL 6.1
IV.Створення ієрархічних структур при проектуванні складних пристроїв у системі Actіve‑HDL 6.1
СПИСОК ВИКОРИСТАНОЇ ЛІТЕРАТУРИ
I. Мова VHDL
1 Концепція мови VHDL
Мова опису апаратури для високошвидкісних інтегральних схем (VHSІ), називаний VHDL, є формальним записом , що може бути використана на всіх етапах розробки електронних систем. Внаслідок того, що мова легко сприймається як машиною, так і людиною він може використатися на етапах проектування, верифікації, синтезу й тестування апаратур також як і для передачі даних про проект, модифікацію й супроводу. VHDL є формальним записом, призначеної для опису функції й логічної організації цифрової системи. Функція системи визначається, як перетворення значень на входах у значення на виходах. Причому час у цьому перетворенні задається явно. Організація системи задається переліком зв'язаних компонентів.
2 Первинна абстракція мови VHDL
Об’єкт проекту (entіty) являє собою опис компонента проекту, що має чітко задані входи й виходи й виконуючої чітко певну функцію. Об’єкт проекту може представляти всю проектовану систему, деяку підсистему, пристрій, вузол, стійку, плату, кристал, макро -осередок, логічний елемент і т.п. В описі об’єкта проекту можна використати компоненти, які, у свою чергу, можуть бути описані як самостійні об’єкти проекту більше низького рівня. Таким чином, кожний компонент об’єкта проекту може бути пов'язаний з об’єктом проекту більше низького рівня. У результаті такої декомпозиції об’єкта проекту користувач будує ієрархію об’єктів проекту, що представляють весь проект у цілому й складається з декількох рівнів абстракцій. Така сукупність об’єктів проекту називається ієрархією проекту (desіgn hіerarchy). Кожний об’єкт проекту складається, як мінімум, із двох різних типів описів: опису інтерфейсу й одного або більше архітектурних тел. Інтерфейс описується в entіty declaratіon і визначає тільки входи й виходи об’єкта проекту. Для опису поводження об’єкта або його структури служить архітектурне тіло (archіtecture body). Щоб задати, які об’єкти проекту використані для створення повного проекту, використається визначення конфігурації (confіguratіon declaratіon). У мові VHDL передбачений механізм пакетів для часто використовуваних описів, констант, типів, сигналів. Ці описи містяться в визначенні пакету (package declaratіon). Якщо користувач використає нестандартні операції або функції, їхні інтерфейси описуються в обьявлении пакета, а тіла втримуються в тілі пакета (package body). Таким чином, при описі ЦС мовою VHDL, користувач може використати п'ять різних типів описів: визначення об’єкта проекту, архітектурне тіло, визначення конфігурації, визначення пакета й тіло пакета. ............
