КОНТРОЛЬНАЯ РАБОТА ПО ТЕМЕ:

Особенности построения цифровых узлов СОИ

1. Буферные запоминающие устройства буквенно-цифровых СОИ

Буферные запоминающие устройства (БЗУ) выполняют как модули ОЗУ с произвольной выборкой на основе полупроводниковых накопителей – БИС ОЗУ НК, объединяемых в прямоугольную матрицу из mC рядов по mP БИС в каждом ряду. Такая организация обеспечивает требуемые число ячеек памяти ЗУ NЗУ и их разрядность nЗУ. В модуль ЗУ входят также схемы согласования выходных и входных информационных и адресных сигналов и схема дешифратора адреса.

Требуемая разрядность nЗУ БЗУ и число ячеек памяти NЗУ определяется в соответствии с выражениями

nЗУ = nа; NЗУ = NЗНС * NТС,

а информационная емкость -

CБЗУ = NЗУ * nЗУ.

Требуемое быстродействие (разрешающая способность) определяется исходя из требуемого времени выборки относительно адреса:

tА £ bГ (1 - aС) / (NЗНТС fС) – tвПЗУ – tDCrA - tDСОГЛ,

где tвПЗУ - время выборки ПЗУ знакогенератора; tDCrA и tDСОГЛ - время задержки в счетчике адреса и согласующих схем.

Выбор типа БИС ОЗУ из выпускаемых промышленностью определяется требуемым быстродействием и информационной емкостью БЗУ. Разрядность накопителя nНК должна быть кратна разрядности БЗУ nЗУ. Коэффициент кратности определяет число БИС ОЗУ НК mP в ряду матрицы накопителей и должно быть целочисленным:

nНК = nЗУ / mP.

Аналогичные условия накладываются относительно числа ячеек памяти накопителя NНК:

NНК = NЗУ / mСТ.

Тогда общее количество БИС ОЗУ НК, входящих в модуль ЗУ

m = mP * mСТ.

При mP ¹ 1 и mС ¹ 1 организуют ЗУ (форматирование информационных входных и выходных цепей модуля), объединяя все одноименные информационные входы Di и выходы Qi mC БИС входящих в один столбец матрицы накопителей. Объединение информационных входов осуществляют непосредственно, объединение же информационных входов зависит от типа выходных цепей БИС: для БИС с ТТЛ-выходами объединение производят с помощью логической схемы “ИЛИ”; выходы с открытым коллектором объединяют по схеме “монтажного ИЛИ”; выходы БИС с высокоимпедансным состоянием объединяют непосредственно (рекомендуется применять).

Адресацию ячеек памяти организуют по двухкоординатному принципу – выбор ряда матрицы накопителей осуществляется по входам выбора микросхем ВК (вход обеспечения высокоимпедансного состояния), выбор же ячеек памяти в ряду – по адресным входам БИС, объединяя одноименные адресные разряды. При этом из k = ] log2 NЗУ [ адресных разрядов модуля ЗУ k1 = ] log2 NНК [ разряд выделяют для адресации ячеек памяти в пределах одного ряда матрицы накопителей, а k2 = k – k1 старших разрядов - для адресации рядов матрицы. Для реализации последней применяют дешифратор k2 - разрядного кода в унитарный десятичный код. Каждый выход дешифратора подключают к объединенным входам выбора микросхем ВК одного ряда накопителей. Для реализации последней применяют дешифратор k2 – разрядного кода (дешифратор двоичного кода в унитарный десятичный). Каждый выход дешифратора подключается к объединенным входам ВК одного ряда матрицы накопителей

Чтобы определиться с требуемой нагрузочной способностью микросхем определяют токи и емкость нагрузки:

по информационным входам –

,

где  и  - входные токи при “0” и “1” на одном информационном входе ИМС; С1вх - входная емкость по одному входу; С0вх - паразитная входная емкость, включая монтажную;

по информационным выходам БИС ОЗУ НК с высокоимпедансным состоянием

Приведем пример функциональной схемы модуля БЗУ емкостью 3Кх8, построенного с использованием БИС ОЗУ НК емкостью 1Кх4 (рис. ............